知情人士透露：英特尔旗下CPU、GPU 和IPU将迎来重大技术架构改变

2021-08-20 08:14:50来源：IT之家

8 月 19 日消息在 2021 年英特尔架构日上，英特尔公司高级副总裁兼加速计算系统和图形事业部总经理 Raja Koduri 与多位英特尔架构师，介绍了两种全新 x86 内核架构的详情。

英特尔首个性能混合架构，代号“Alder Lake”，以及智能的英特尔硬件线程调度器;专为数据中心设计的下一代英特尔至强可扩展处理器 Sapphire Rapids;基础设施处理器 (IPU);即将推出的显卡架构，包括 Xe HPG 微架构和 Xe HPC 微架构，以及 Alchemist SoC，Ponte Vecchio SoC。

X86 内核

能效核

全新的英特尔能效核微架构，曾用代号“Gracemont”。能效核可以利用各种技术进步，在不耗费处理器功率的情况下对工作负载进行优先级排序，并通过每周期指令数(IPC)改进功能直接提高性能，这些功能包括：

拥有 5000 个条目的分支目标缓存区，实现更准确的分支预测

64KB 指令缓存，在不耗费内存子系统功率的情况下保存可用指令

英特尔的首款按需指令长度解码器，可生成预解码信息

英特尔的簇乱序执行解码器，可在保持能效的同时，每周期解码多达 6 条指令

后端宽度(Wide Back End)具备 5 组宽度分配(Five-wide allocation)和 8 组宽度引退、256 个乱序窗口入口和 17 个执行端口

支持英特尔控制流强制技术和英特尔虚拟化技术重定向保护等功能

实现了 AVX 指令集以及支持整数人工智能操作的新扩展

相比英特尔最多产的 CPU 内核 Skylake，在单线程性能下，能效核能够在相同功耗下实现 40% 的性能提升，或在功耗不到 40% 的情况下提供同等性能。与运行四个线程的两个 Skylake 内核相比，四个能效核所提供的吞吐量性能，能够在功耗更低的情况下同时带来 80% 的性能提升，而在提供相同吞吐量性能时，功耗减少 80%。

性能核

英特尔全新性能核微架构，曾用代号“Golden Cove”。性能核拥有更宽、更深、更智能的架构：

更宽：解码器由 4 个增至 6 个，6µop 缓存增至 8µop，分配由 5 路增至 6 路，执行端口由 10 个增至 12 个

更深：更大的物理寄存器文件(physical register files)，拥有 512 条目的重排序缓冲区

更智能：提高了分支预测准确度，降低了有效的一级时延，优化了二级的全写入预测带宽

性能核是英特尔有史以来构建的性能最高的 CPU 内核，并通过以下功能突破了低时延和单线程应用程序性能的极限：

相比目前的第 11 代英特尔酷睿处理器架构(Cypress Cove)，在通用性能的 ISO 频率下，针对大范围的工作负载实现了平均约 19% 的改进

呈现出更高的并行性和执行并行性的增加

搭载英特尔高级矩形扩展(AMX)，内置下一代 AI 加速提升技术，用于学习推理和训练。AMX 包括专用硬件和新指令集架构，以明显提高矩阵乘法运算

减少时延，对大型数据和代码体积较大的应用程序提供更好的支持

客户端

Alder Lake 客户端 SoC

代号为“Alder Lake”的英特尔下一代客户端架构是英特尔的首款性能混合架构，它首次集成了两种内核类型：性能核和能效核。Alder Lake 基于 Intel 7 制程工艺打造而成，支持最新内存和最快 I/O。

Alder Lake 支持从超便携式笔记本，到发烧级，到商用台式机的所有客户端设备，它采用了单一、高度可扩展的 SoC 架构，提供三类产品设计形态：

高性能、双芯片、插座式的台式机处理器，具有领先性能和能效。支持高规格的内存和 I/O

高性能笔记本处理器，采用 BGA 封装，并加入图像单元，更大的 Xe 显卡和 Thunderbolt 4 连接

轻薄、低功耗的笔记本处理器，采用高密度的封装，配置优化的 I/O 和电能传输

英特尔需要在不影响功率的情况下满足计算和 I/O 代理对带宽的需求。为了解决这一挑战，英特尔设计了三种独立的内部总线，每一种都采用基于需求的实时启发式后处理方式。

・计算内部总线可支持高达 1000GBps—— 即每个内核或每集群 100GBps，通过最后一级缓存将内核和显卡连接到内存

具有高动态频率范围，并且能够动态选择数据路径，根据实际总线结构负载而进行时延和带宽优化

根据利用率动态调整最后一级缓存策略 —— 也就是“包含”或“不包含”

・ I/O 内部总线支持可高达 64GBps，连接不同类型的 I/O 和内部设备，能在不干扰设备正常运行的情况下无缝改变速度，选择内部总线速度来匹配所需的数据传输量

・内存结构可提供高达 204GBps 的数据，并动态扩展其总线宽度和速度，以支持高带宽、低时延或低功耗的多个操作点

英特尔硬件线程调度器

为使性能核和能效核与操作系统无缝协作，英特尔开发了一种改进的调度技术，称之为“英特尔硬件线程调度器”。硬件线程调度器直接内置于硬件中，可提供对内核状态和线程指令混合比的低级遥测，让操作系统能够在恰当的时间将合适的线程放置在合适的内核上。硬件线程调度器具有动态性和自适应性 —— 它会根据实时的计算需求调整调度决策 —— 而非一种简单的、基于规则的静态方法。

传统意义上，操作系统会根据有限的可用数据做出决策，如前台和后台任务。硬件线程调度器可通过以下方式增加新维度：

使用硬件遥测工具将需要更高性能的线程引导到当时适合的性能核上

更精细地监控指令组合、每内核当前状态以及相关的微架构遥测，从而帮助操作系统做出更智能的调度决策

通过与微软合作，优化英特尔硬件线程调度器在 Windows11 上的性能

扩展 PowerThrottling API，使得开发人员能够为其线程明确指定服务质量属性

应用全新 EcoQoS 分类，该分类可让调度程序获悉线程是否更倾向于能效(此类线程会被调度到能效核)

Xe HPG 微架构和 Alchemist SoC

Xe HPG 是一款全新的独立显卡微架构。Xe HPG 微架构为 Alchemist 系列 SoC 提供动力，首批相关产品将于 2022 年第一季度上市，并采用新的品牌名 —— 英特尔锐炫(Intel Arc)。Xe HPG 微架构采用全新的 Xe 内核，是一款聚焦计算、可编程且可扩展的元件。

客户端显卡路线图包括 Alchemist(此前称之为 DG2)、Battlemage、Celestial 和 Druid SoC。在演讲中，英特尔展示了微架构细节，并分享了在试产阶段的 Alchemist SoC 上运行的演示视频，包括真实游戏展示，虚幻引擎 5 测试良好，全新的基于神经网络的超取样技术 XeSS 等。

基于 Xe HPG 微架构的 Alchemist SoC 能够提供可扩展性和计算效率，并拥有以下关键架构特征：

多达 8 个具有固定功能的渲染切片，专为 DirectX 12 Ultimate 设计

全新 Xe 内核，拥有 16 个矢量引擎和 16 个矩阵引擎(被称为 XMX，即 Xe Matrix eXtension)、高速缓存和共享内部显存

支持 DirectX Raytracing(DXR)和 Vulkan Ray Tracing 的新光线追踪单元

通过架构、逻辑设计、电路设计、制程工艺技术和软件优化，相比 Xe LP 微架构实现 1.5 倍的频率提升和 1.5 倍的每瓦性能提升

使用台积电的 N6 制程节点上进行制造

XeSS

XeSS 利用 Alchemist 的内置 XMX AI 加速，带来了一种可实现高性能和高保真视觉的全新升频技术。其使用深度学习来合成接近原生高分辨率渲染质量的图像。英特尔表示，凭借 XeSS ，那些只能在低画质设置或低分辨率下玩的游戏也能在更高画质设置和分辨率下顺利运行。

XeSS 的工作原理是通过从相邻像素，以及对前一帧进行运动补偿，来重建子像素细节

重构由经过训练的神经网络执行，可提供高性能和高画质，同时性能提升高达两倍

XeSS 凭借 DP4a 指令，在包括集成显卡在内的各种硬件上提供基于 AI 的超级采样

多家早期的游戏开发商已开始使用 XeSS，本月将向独立软件供应商(ISV)提供 XMX 初始版本的 SDK，DP4a 版本将于今年晚些时候推出

数据中心

下一代英特尔至强可扩展处理器(代号为“Sapphire Rapids”)

Sapphire Rapids 的核心是一个分区块、模块化的 SoC 架构，采用英特尔的嵌入式多芯片互连桥接(EMIB)封装技术，在保持单晶片 CPU 接口优势的同时，具有显著的可扩展性。Sapphire Rapids 提供了一个单一、平衡的统一内存访问架构，每个线程均可完全访问缓存、内存和 I/O 等所有单元上的全部资源，由此实现整个 SoC 具有一致的低时延和高横向带宽。

Sapphire Rapids 基于 Intel 7 制程工艺技术，采用英特尔全新的性能核微架构。

Sapphire Rapids 提供数据中心相关加速器，包括新的指令集架构和集成 IP，以在各种客户工作负载和使用中提升性能。新的内置加速器引擎包括：

英特尔加速器接口架构指令集(AIA)—— 支持对加速器和设备的有效调度、同步和信号传递

英特尔高级矩阵扩展(AMX)——Sapphire Rapids 中引入的新加速引擎，可为深度学习算法核心的 Tensor 处理提供大幅加速。其可以在每个周期内进行 2000 次 INT8 运算和 1000 次 BFP16 运算，实现计算能力的大幅提升。使用早期的 Sapphire Rapids 芯片，与使用英特尔 AVX-512 VNNI 指令的相同微基准测试版本相比，使用新的英特尔 AMX 指令集扩展优化的内部矩阵乘法微基准测试的运行速度提高了 7 倍以上，为 AI 工作负载中的训练和推理上提供了显着的性能提升

英特尔数据流加速器(DSA)—— 旨在卸载最常见的数据移动任务，这些任务会导致数据中心规模部署中的开销。英特尔 DSA 改进了对这些开销任务的处理，以提供更高的整体工作负载性能，并可以在 CPU、内存和缓存以及所有附加的内存、存储和网络设备之间移动数据

基础设施处理器(IPU)

IPU 是一种可编程的网络设备，旨在使云和通信服务提供商减少在中央处理器(CPU)方面的开销。英特尔推出了以下 IPU 家族的新成员。

Mount Evans 是英特尔的首个 ASIC IPU。Mount Evans 是与一家云服务提供商共同设计和开发的。

超大规模就绪，提供高性能网络和存储虚拟化卸载，同时保持高度控制

提供业界一流的可编程数据包处理引擎，支持防火墙和虚拟路由等用例

使用硬件加速的 NVMe 存储接口，该接口扩展自英特尔傲腾技术，以模拟 NVMe 设备

采用英特尔高性能 Quick Assist 技术，部署高级加密和压缩加速

可使用现有普遍部署的 DPDK、SPDK 等软件环境进行编程，并且可以采用英特尔 Barefoot Switch 部门开创的 P4 编程语言来配置管线

Oak Springs Canyon 是一个 IPU 参考平台，基于英特尔至强 D 处理器(Intel Xeon-D)和英特尔 Agilex FPGA 构建：

卸载 Open Virtual Switch(OVS)等网络虚拟化功能以及 NVMe over Fabric 和 RoCE v2 等存储功能，并提供硬化的加密模块，提供 2x 100Gb 以太网网络接口

能够使用英特尔开放式 FPGA 开发堆栈 (英特尔 OFS) 定制其解决方案

使用现有普遍部署的软件环境进行编程，包括已在 x86 上优化的 DPDK 和 SPDK

IT之家了解到，英特尔 N6000 加速开发平台，代号为“Arrow Creek”，是专为搭载至强服务器设计的 SmartNIC。其特性包括：

英特尔 Agilex FPGA。用于高性能的 100GB 网络加速的英特尔以太网 800 系列控制器

支持多种基础设施工作负载，使通信服务提供商(CoSP)能够提供灵活的加速工作负载，如 Juniper Contrail、OVS 和 SRv6，它以英特尔 PAC-N3000 的成功为基础

Xe HPC 和 Ponte Vecchio

Ponte Vecchio 基于 Xe HPC 微架构。英特尔公布了 Xe HPC 微架构的 IP 模块信息;包括每个 Xe 核的 8 个矢量和矩阵引擎(称为 XMX Xe Matrix eXtensions);切片和堆栈信息;以及包括计算、基础和 Xe Link 单元的处理节点的单元信息。在架构日上，英特尔表示，早期的 Ponte Vecchio 芯片展示了领先的性能，在流行的 AI 基准测试中创造了推理和训练吞吐量的行业记录。英特尔 A0 芯片性能提供了高于 45 TFLOPS 的 FP32 吞吐量，高于 5 TBps 的内存结构带宽，以及高于 2 TBps 的连接带宽。同时，英特尔分享了一段演示视频，展示了 ResNet 推理性能超过 43,000 张图像/秒和超过每秒 3400 张图像/秒的 ResNet 训练。

Ponte Vecchio 由多个复杂的设计组成，这些设计以单元形式呈现，然后通过嵌入式多芯片互连桥接(EMIB)单元进行组装，实现单元之间的低功耗、高速连接。这些设计均被集成于 Foveros 封装中，为提高功率和互连密度形成有源芯片的 3D 堆叠。高速 MDFI 互连允许 1 到 2 个堆栈的扩展。

计算单元是一个密集的多个 Xe 内核，是 Ponte Vecchio 的核心。

一块单元有 8 个 Xe 内核，总共有 4MB 一级缓存，是提供高效计算的关键

基于台积电先进的 N5 制程工艺技术

英特尔已通过设计基础设施设置和工具流程以及方法，为测试和验证该节点的单元铺平了道路

该单元具有极其紧凑的 36 微米凸点间距，可与 Foveros 进行 3D 堆叠

基础单元是 Ponte Vecchio 的连接组织。它是基于 Intel 7 制程工艺的大型芯片，针对 Foveros 技术进行了优化。

基础单元是所有复杂的 I/O 和高带宽组件与 SoC 基础设施 ——PCIe Gen5、HBM2e 内存、连接不同单元 MDFI 链路和 EMIB 桥接

采用高 2D 互连的超高带宽 3D 连接时延很低，使其成为一台无限连接的机器

英特尔技术开发团队致力于满足带宽、凸点间距和信号完整性方面的要求

Xe 链路单元提供了 GPU 之间的连接，支持每单元 8 个链路。

对 HPC 和 AI 计算的扩展至关重要

旨在实现支持高达 90G 的更高速 SerDes